Atliko: Jevgenij Sakin ir Pui?yt? Dovil? gr.: if – 2
TRIGERIAI IR TRIGERIN?S SCHEMOS
Kombinacini? logini? schem? (angl. – combinational logic) ??jim?
signalai vienareik?mi?kai nustato j? i??jim? signalus. ?ioms schemoms
neegzistuoja praeitis. Tik ?gijusios atmint? login?s schemos gali kaupti
patirt? ir priimti protingus sprendimus. Schemoje ?k?nyta atminties l?stel?
– tai trigeris; protingos login?s schemos – trigerin?s schemos. Protingi
?i? schem? sprendimai yra praeityje ?simintos informacijos pasekm?, tad
trigerin?s schemos dar vadinamos sekvencin?mis (lotyni?kai sequentio –
pasekm?). Ir angli?kai trigerin?s login?s schemos da?niausiai apibr??iamos
s?voka – sequential logic.
KOMBINACIN?S IR TRIGERIN?S SCHEMOS.
ATMINTIES L?STEL?
?iame skyriuje sudarysime kombinacini? ir trigerini? schem?
strukt?rines schemas ir aptarsime j? ypatybes. Sudarysime elementariosios
atminties l?stel?s schem? ir i?siai?kinsime jos veikim?.
Kombinacin?s ir trigerin?s login?s schemos
Kombinacini? logini? schem? strukt?rin? schema
Jau min?jome, kad kombinacini? logini? schem? i??jim? signalus
nustato tik tuo metu veikiantys ??jimo signalai. Grie?tai kalbant, ?is
apibr??imas galioja tik idealioms kombinacin?ms schemoms, nev?linan?ioms
logini? signal?. Realiose kombinacin?se schemose i??jimo signalai ?iek tiek
v?luoja ??jimo signal? at?vilgiu. Tai matyti i? realios kombinacin?s
schemos strukt?rin?s schemos, parodytos 1 paveiksle. ?iame paveiksle ideali
kombinacin? schema nev?lindama ??jimo signal? I1, I2, ..., In ?vykdo
schemos nustatytas logines funkcijas F1, F2, ..., Fm. Kiekvieno naujo
??jimo signal? derinio nustatytos ?i? funkcij? reik?m?s pasiekia realios
kombinacin?s schemos i??jimus tik po tam tikr? v?linimo laik? (t1, (t2,
..., (tm . V?linimo laikas (ti – tai funkcijos fi naujos reik?m?s
did?iausias v?linimo laikas; jis atitinka t? ??jimo signal? derin?, kuriam
veikiant (ti yra maksimalus.
Pateiksime ?simintin? apibr??im?:
[pic]
1 pav. Realios kombinacin?s login?s schemos
strukt?rin? schema
f – tai F po (t .
?odin? ?io apibr??imo interpretacija b?t? tokia: f – tai nauja (atitinkanti
nauj? ??jimo signal? derin?) login?s funkcijos F reik?m?, kuri pasieks
realios schemos i??jim? tik po laiko (t. Kol laikas (t nesibaig?, schemos
i??jime dar yra ?i login?s funkcijos reik?m? f ; pasibaigus v?linimo laikui
?i? funkcijos reik?m? f pakeis kita funkcijos reik?m? F.
Aptartosios s?vokos n?ra da?nai taikomos, kai kalbama apie
kombinacines schemas, ta?iau jos yra pamatin?s, ai?kinant trigerini?
logini? schem? veikim?. Svarbu dar ir tai, kad ?ios s?vokos padeda
pasteb?ti pana?um? tarp reali? kombinacini? schem? ir trigerini? schem?.
Po laiko (t ( (timax realios kombinacin?s schemos i??jimuose nusistovi
stabilios, nekintan?ios iki kito ??jimo signal? derinio, logini? funkcij?
reik?m?s
fi (I1, I2, ..., In) = Fi (I1, I2, ..., In).
Kombinacin?s login?s schemos dirbs be klaid?, jei nauji signal?
deriniai j? ??jimuose atsiras tik po to, kai schemos i??jimuose nusistov?s
stabilios logini? funkcij? reik?m?s, tai yra, bent po laiko (timax .
Trigerini? logini? schem? strukt?rin?s schemos
Aptardami trigerines schemas vietoje gana ilgo termino " trigerio ar
trigerin?s schemos i??jim? signal? reik?m?s" naudosime trumpesn? pla?iai
taikom? termin? "trigerio ar trigerin?s schemos i??jim? b?viai".
Trigerini?, arba sekvencini?, logini? schem? i??jim? b?vius nustato ne
tik tuo metu veikiantys i?oriniai ??jim? signalai, bet ir gr??tamojo ry?io
signalai, kurie priklauso nuo schemos atminties ?tais? b?vi?. Da?nai
i?oriniai ??jim? signalai vadinami pirminiais ??jim? signalais (angl. –
external, arba primary, inputs), o gr??tamojo ry?io – vidiniais, arba
antriniais, ??jim? signalais (angl. – feedback signals, state, arba
secondary, inputs).
Skiriamos sinchronin?s ir asinchronin?s trigerin?s login?s schemos
(angl. – synchronous or clock mode sequential logic; asynchronous
sequential logic).
Sinchronin?s trigerin?s login?s schemos strukt?rin? schema parodyta 2
paveiksle. Reik?t? ?sid?m?ti ? ?i? schem? ?ra?ytus terminus. ?vairius
??jimo signal? pavadinimus jau aptar?me. Periodinius sinchronizuojan?ius
arba, valdan?iuosius, signalus (angl. – control inputs) sukuria sistemos
sinchronizuojan?i?j? impuls? generatorius, arba sistemos valdantysis
generatorius (angl. – system clock).
[pic]
2 pav. Sinchronin?s trigerin?s login?s schemos strukt?rin? schema
Sinchronin?se trigerin?se login?se schemose da?niausiai naudojami
atminties ?taisai yra dinaminiai trigeriai, kurie gali keisti savo b?vius
tik sinchronizuojan?iojo impulso priekinio fronto metu. Tai rei?kia, kad
kombinacin?s login?s schemos sukurti ?adinimo signalai nekei?ia dinamini?
trigeri? b?vi? iki sinchronizuojan?iojo impulso priekinio fronto, tai yra
kito takto prad?ios. Tik po to ?adinimo, arba kito b?vio signalai, tampa
trigeri? ?i? b?vi? signalais schemos i??jimuose. Patek? ? kombinacin?s
schemos ??jimus kaip gr??tamojo ry?io signalai, jie kartu su i?oriniais
??jim? signalais formuoja naujus ?adinimo signalus.
Sinchronines trigerines logines schemas patogu projektuoti suskaidant
laik? ? taktus ir apra?ant ?vykius schemoje kiekvieno takto metu. ?ios
schemos dirba be klaid?, jei tenkinami du reikalavimai:
– prie? prasidedant kiekvienam naujam taktui, schema turi b?ti
stabiliame b?vyje: turi nek?sti ??jimo signalai ir b?ti nusistov?j?
loginiai lygiai ir kombinacini? schem?, ir trigeri? i??jimuose;
– po kiekvieno naujo takto prad?ios, i?oriniai ??jimo signalai nors
trump? laik? turi i?likti nepakit?.
Laikas prie? kiekvieno takto prad?i? (3 pav.) vadinamas parengties,
arba nustatymo, laiku tsu (angl. – setup time), laikas po kiekvieno takto
prad?ios – ?tvirtinimo, arba i?laikymo, laiku (angl. – hold time).
[pic]
3 pav. Sinchronini? trigerini? schem? parengties (tsu) ir ?tvirtinimo
laikai (th)
Asinchronin?s trigerin?s login?s schemos strukt?rin? schema skirt?si
nuo 2 paveikslo schemos tik tuo, kad joje neb?t? sinchronizuojan?i?
signal?. Asinchronin?s trigerin?s login?s schemos veikia be klaid?, jei,
prie? paduodant kiekvien? i?orin? ??jimo signal?, schemoje visi b?viai esti
nusistov?j?, ir tuo pat metu kei?iasi tik vieno i? i?orini? ??jim?
signalas.
Asinchronines trigerines schemas projektuoti sunkiau, tod?l jos
naudojamos tik tuomet:
– kai sinchronin?s schemos yra nepakankamai spar?ios;
– kai schema apdoroja pavienius neperiodinius ir nesinchronizuotus
loginius signalus;
– kai d?l koki? nors prie?as?i? (pavyzd?iui, ribotos autonominio
maitinimo ?altinio galios) sinchronizuojan?i? signal? neformuoja.
Trigerin?s login?s schemos da?nai vadinamos sinchroniniais arba
asinchroniniais (nelygu kokia trigerin? schema) b?vi? automatais. Kartais
vartojamas ir kitas terminas – sinchroniniai arba asinchroniniai b?vi?
generatoriai (angl. – synchronous arba asynchronous state machine).
Dviej? stabili? b?vi? atminties l?stel?
Dviej? stabili? b?vi? atminties l?stel? – kiekvieno trigerio
svarbiausioji dalis. Sudarysime ?ios l?stel?s elektrin? principin? ir
login? schemas, i?siai?kinsime j? veikim? ir ypatybes.
[pic]
4 pav. Pirmasis dviej? b?vi? atminties l?stel?s schemos variantas
Dviej? b?vi? atminties l?stel?s schem? sudaro du var?inio stiprintuvo
laipsniai, kuriuose sudarytas teigiamas gr??tamasis ry?ys tarp antrojo
laipsnio i??jimo ir pirmojo laipsnio ??jimo (9.4 pav.).
?i? schem? galima apib?dinti ir taip: tai dviej? laipsni?
stiprintuvas, kurio kiekvieno laipsnio i??jimas sujungtas su kito laipsnio
??jimu. Ta?iau da?niausiai teikiamas ?itoks apibr??imas: tai du var?inio
stiprintuvo laips-
[pic]
5 pav. Pagrindin? atminties l?stel?s schema
niai, kuriuose sudarytas kry?minis gr??tamasis ry?ys tarp i??jim? ir
??jim?.
Pagal ?? paskutin?j? apra?ym? perbrai?yta 4 paveikslo schema parodyta
5 paveiksle. Galimi du ir tik du stabil?s ?ios schemos b?viai. Tarkime, kad
tranzistorius VT1 yra atviras. Tuomet atviro tranzistoriaus kolektoriaus
?emas ?tampos lygis palaiko u?dar? tranzistori? VT2. Auk?tas u?daro
tranzistoriaus VT2 kolektoriaus ?tampos lygis palaiko atvir? tranzistori?
VT1. Toks b?vis – atviras VT1 ir u?daras VT2 – yra stabilus ir gali trukti
tol, kol nei?jungsime maitinimo ?tampos.
Galimas ir kitas stabilusis b?vis, kai atviras yra tranzistorius VT2.
Tuomet ?emas ?io tranzistoriaus kolektoriaus ?tampos lygis laiko u?dar?
tranzistori? VT1, o ?io auk?tas kolektoriaus ?tampos lygis – atvir?
tranzistori? VT2. Ir ?is b?vis – u?daras VT1 ir atviras VT2 – trunka tol,
kol nei?jungiama maitinimo ?tampa.
B?vis, kai abu tranzistoriai u?dari, negalimas, nes bet kurio u?daro
tranzistoriaus auk?tas kolektoriaus ?tampos lygis tuojau pat atidaryt? kit?
u?dar? tranzistori?.
B?vis, kai abu tranzistoriai praviri, galimas, bet nestabilus, nes
ma?iausias bet kurio tranzistoriaus kolektoriaus ?tampos ar srov?s pokytis
nustato vien? i? stabili?j? schemos b?vi?. Aptarkime, kaip tai vykt?. Abu
tranzistoriai gali b?ti praviri tik tuomet, kai jais teka nekintan?ios
vienodo stiprumo srov?s. Tarkime, kad ka?kuriuo laiko momentu
tranzistoriaus VT1 srov? ?iek tiek padid?jo. To prie?astis gali b?ti net ir
chaoti?kas sudaran?i? srov? elektron? jud?jimas. Padid?jusi VT1
kolektoriaus srov? ?iek tiek padidina ?tampos kritim? rezistoriuje R1,
tod?l VT1 kolektoriaus ?tampa truput? suma??ja ir pridaro tranzistori? VT2,
o tai, savo ruo?tu, padidina jo kolektoriaus ?tamp?. Padid?jusi VT2
kolektoriaus ?tampa dar labiau stiprina tranzistoriaus VT1 srov? ir ma?ina
jo kolektoriaus ?tamp?. ?itoks gri?ties procesas labai greitai tranzistori?
VT1 ?sotina, o tranzistori? VT2 u?daro – schema pereina ? vien? i? dviej?
stabili?j? b?vi?.
Tranzistori? kolektori? ?tampos visuomet esti inversin?s viena kitos
at?vilgiu: atvirojo tranzistoriaus kolektoriaus ?tampos lygis ir loginis
lygis yra ?emas, u?darojo – auk?tas.
[pic]
6 pav. Dviej? b?vi? atminties
l?stel?s login? schema
Schema, kurioje galimi tik du stabil?s b?viai, naudojama kaip
atminties l?stel? vieno bito informacijai saugoti. Tokia atminties l?stel?
dar n?ra trigeris, nes jos ??jimai, tranzistori? baz?s, tiesiogiai susieti
su i??jimais – tranzistori? kolektoriais. Trigeriuose ??jimai ir i??jimai
turi b?ti atskirti.
Dviej? b?vi? atminties l?stel?s login? schem? sudaro tik du loginiai
elementai. 5 paveikslo schemoje nesunku ??i?r?ti du inverterius. Kiekvieno
inverterio i??jimas sujungtas su kito inverterio ??jimu – tai ir parodyta
atminties l?stel?s login?je schemoje 6 paveiksle.
BAZINIAI TRIGERIAI IR J? APRA?YMAS
Loginis ?taisas, turintis du ir tik du stabilius b?vius, ir du
inversinius vienas kito at?vilgiu i??jimus, vadinamas trigeriu (angl.
trigger – ?autuvo gaidukas). Kiekvieno ir sud?tingo, ir paprasto trigerio
pagrind? sudaro vienas i? dviej? bazini? trigeri?. ?iame skyriuje labai
detaliai i?nagrin?sime t? bazini? trigeri? schemas ir j? apra?ymo b?dus.
Tik labai gerai i?siai?kin? papras?iausi? trigeri? veikim?, gal?sime
s?kmingai analizuoti sud?tingus trigerius ir trigerines schemas.
Bazinis SR trigeris
[pic]
7 pav. Bazinio SR trigerio elektrin? principin? schema
Dviej? stabili? b?vi? atminties l?stel? tampa trigeriu, kai joje
sudaromi atskirti vienas nuo kito ??jimai ir i??jimai. Jei ? schem? 5
paveiksle lygiagre?iai kiekvienam tranzistoriui ?jungsime dar po vien?
tranzistori?, turint? bendr? kolektoriaus apkrov? su ankstesniuoju
tranzistoriumi, gausime bazinio trigerio schem?, parodyt? 7 paveiksle.
Paprastai vienas tokio trigerio ??jimas vadinamas nustatymo, arba ?ra?ymo,
??jimu (angl. – set), kitas – numetimo, arba i?trynimo, ??jimu (angl. –
reset). Pagal angli?k?j? ??jim? pavadinim? pirm?sias raides S ir R ?is
trigeris vadinamas SR trigeriu.
Trigeri? i??jimai paprastai ?ymimi raid?mis Q ir Q. Tiesioginiu
trigerio i??jimu Q laikomas tas i??jimas, kuriame gaunamas ??jimo S
signalas. Sakoma, kad trigeris yra nustatytas ? loginio 1 b?v?, arba
?ra?ytas (set), kai i??jimo Q loginis lygis yra auk?tas: Q = 1. Trigeris
yra nustatytas ? 0 b?v?, arba i?trintas (reset), kai Q = 0.
I?nagrin?sime schemos, parodytos 7 paveiksle, veikim?. Tegul ?ios
schemos ??jimas IN1 yra S ??jimas, o IN2 – R. Kadangi schema simetri?ka,
??jimus galime pasirinkti laisvai, ta?iau pasirinkt? ??jim? signalus turi
atitikti tik tam tikr? i??jim? signalai. Tarkime, kad signalai ??jimuose
?itokie: S = 1, R = 0. Auk?ta ??jimo IN1 ?tampa atidaro tranzistori? VT1
ir, nepriklausomai nuo to, atviras ar u?daras VT2, sukuria ?em? VT1
kolektoriaus ?tamp?. ?is ?emas ?tampos lygis u?daro tranzistori? VT3. ?emas
??jimo IN2 loginis lygis R = 0 u?daro tranzistori? VT4. Jei ir VT3 ir VT4
u?dari, j? kolektoriaus potencialas lygus maitinimo ?altinio ?tampai. Tai
esti auk?tas ?tampos lygis, kuris atidaro tranzistori? VT2. Taigi ??jim?
signalai S = 1 ir R = 0 atidaro VT1 ir VT2 bei u?daro VT3 ir VT4: nustato
?em? ??jimo I?1 ?tampos lyg? ir auk?t? i??jimo I?2 ?tampos lyg?. Pagal
anks?iau suformuluot? taisykl?, kad i??jimas Q yra tas i??jimas, kuriame
pakartojamas S ??jimo signalas, darome i?vad?, kad SR trigeryje tiesioginis
i??jimas Q yra i??jimas I?2, o inversinis i??jimas Q yra i??jimas I?1.
I?nagrin?kime atvej?, kai po logini? signal? S = 1 ir R = 0,
atidariusi? tranzistorius VT1 ir VT2 bei u?dariusi? tranzistorius VT3 ir
VT4, ? bazinio SR trigerio schem? paduodami signalai S = 0 ir R = 0. Nors
?emas ??jimo S ?tampos lygis ir u?daro tranzistori? VT1, jo kolektoriaus
potencialas lieka ?emas, nes VT2 yra atviras – tai garantuoja auk?ta u?dar?
tranzistori? VT3 ir VT4 kolektori? ?tampa. Taip pat, jei ??jimo signalai S
= 0 ir R = 0 patenka ? triger? po signal? S = 0 ir R = 1, tai tranzistoriai
VT1 ir VT2 lieka u?dari, o tranzistoriai VT3 ir VT4 – atviri. Tad galime
daryti i?vad?, kad signalai S = 0 ir R = 0 nekei?ia prie? tai buvusio
trigerio b?vio.
Liko neaptartas paskutinysis ??jimo signal? rinkinys: S = 1 ir R = 1.
Kol ?ie signalai veikia, ir tranzistorius VT1, ir tranzistorius VT4 yra
atviri, tod?l i??jimuose Q ir Q gaunama ?ema ?tampa. Nustojus veikti tiems
??jimo signalams, ma?iausias ?tampos ar srov?s pokytis gali pervesti
triger? ? vien? i? dviej? vienodai tik?tin? stabili? b?vi?: arba VT1 ir VT2
u?sidaro, o VT3 ir VT4 lieka atviri, arba VT1 ir VT2 lieka atviri, o VT3 ir
VT4 u?sidaro. Signal? rinkinys S = 1 ir R = 1 yra ?iam trigeriui
draud?iamas, nes, pirma, kol ?ie signalai veikia, tol Q = Q = 0, o tai
neatitinka trigerio apibr??imo – trigeris nustoja buv?s trigeriu. Antra,
kai ?ie signalai baigiasi, trigeryje nusistovi atsitiktinis i? anksto
nenusp?jamas b?vis. I?skyrus kai kuriuos atvejus, tokia situacija
nepriimtina nei trigeriuose, nei schemose su trigeriais.
Sudarysime SR trigerio login? schem?. Nesunku pasteb?ti, kad 7
paveikslo schem? sudaro du loginiai elementai 2ARBA-NE su kry?miniais
gr??tamaisiais ry?iais: kiekvieno loginio elemento i??jimas sujungtas su
kito elemento ??jimu.
Trigerio tiesioginis i??jimas Q yra i??jimas to loginio elemento, ? kur?
ateina ??jimo signalas R. Inversinis trigerio i??jimas Q yra i??jimas to
loginio elemento, ? kur? ateina ??jimo signalas S. Taip sudaryta bazinio SR
trigerio login? schema parodyta 8 paveiksle.
[pic]
8 pav. Bazinio SR
trigerio login? schema
Pa?ym?sime, kad sudarytoji schema, kaip ir kiekviena login? schema,
veikia nepriklausomai nuo loginio elemento atmainos: TRTL, TTL, nMOP, KMOP
ar kitos. Parinktoji logika tik apibr??ia trigerio parametrus: veikimo
spart?, vartojam? gali?, atsparum? trikd?iams ir pana?iai. Kadangi ?vairi?
logini? element? principini? schem? atmainas ir j? savybes i?samiai
nagrin?jome antrojoje knygos dalyje, trigerius ir trigerines schemas
nagrin?sime tik sudaryt? i? logini? element? logini? schem? arba dar labiau
apibendrint? funkcini? schem? lygmenyje. Pastarosios schemos sudaromos i?
sud?tingesni? u? loginius elementus funkcini? mazg?.
Aptarsime bazinio SR trigerio veikim? logini? element? lygmenyje.
Prie? tai prisiminkite, kad "stiprusis" signalas, vienareik?mi?kai
nustatantis b?v? loginio elemento ARBA (taip pat ir loginio elemento ARBA-
NE) i??jime, yra loginis vienetas arba auk?tas ?tampos lygis. Vadinasi, kai
login?s schemos ??jimuose yra signal? rinkinys S = 1 ir R = 0, signalas S =
1 vienareik?mi?kai nustato Q = 0. Signalai R = 0 ir Q = 0 savo ruo?tu
nustato Q = 1.
??jimo signal? rinkinys S = 1 ir R = 1 SR trigeriui yra draud?iamas,
nes jis vienareik?mi?kai nustato ?io trigerio i??jimuose Q = Q = 0.
8 paveiksle parodytas bazinis SR trigeris dar vadinamas baziniu ARBA-
NE trigeriu, ?itaip pabr??iant, kad jis yra sudarytas i? logini? element?
ARBA-NE (angl. – basic S-R latch; S-R NOR latch arba NOR latch; ?ia
pa?ym?sime, kad terminas trigger literat?roje angl? kalba beveik
nevartojamas, elementar?s trigeriai da?niausiai vadinami latch – sp?stais,
sud?tingesni trigeriai – flip-flop).
Du bazinio SR trigerio ??jimo signal? rinkiniai SR = 10 ir SR = 01
vadinami aktyviaisiais, arba nustatan?iaisiais. Rinkinys SR = 10 nustato
trigerio b?v? Q = 1, rinkinys SR = 01 – b?v? Q = 0. ??jimo signal?
rinkinys SR = 00 vadinamas pasyviuoju, arba neutraliuoju, nes nekei?ia
prie? tai buvusio trigerio b?vio. T? pat? galime suformuluoti ir kitaip:
tik vienetas yra aktyvusis bazinio trigerio ARBA-NE ??jimo signalas. S = 1
nustato trigerio b?v? Q = 1, R = 1 – b?v? Q = 1. ??jimo signal?
rinkinys SR = 11 baziniam SR trigeriui yra draud?iamas.
[pic]
10 pav. Grafinis
SR trigerio ?ymuo
Bazinio SR trigerio grafinis ?ymuo parodytas 10 paveiksle.
Bazinis (S(R trigeris
?inome, kad nMOP arba KMOP loginiai elementai ARBA-NE b?na
paprastesni u? loginius elementus IR-NE. Tod?l nMOP ir KMOP serij?
mikroschemose paprastai naudojamas bazinis SR trigeris i? logini? element?
ARBA-NE. TTL serijose paprastesni loginiai elementai IR-NE, tod?l TTL
serij? mikroschemose da?niau naudojamas bazinis (S(R, arba bazinis IR-NE,
trigeris (basic (S(R latch, (S(R NAND latch, NAND latch).
[pic]
9 pav. Bazinio (S(R
trigerio login? schema
Pritaik? de Morgano teorem?, 8 paveiksle parodyt? SR trigerio login?
schem? galime pakeisti schema, sudaryta i? logini? element? 2IR-NE (9
pav.). Po kintam?j? ??jime inversijos loginis elementas 2ARBA-NE vykdo
login? funkcij? 2IR. Vadinasi, sudarius schem? i? logini? element? 2IR-NE,
inversija bus atliekama ne tik schemos ??jimuose, bet ir jos i??jimuose –
tai ir matyti 9 paveiksle.
Logini? element? IR ir IR-NE ??jime "stiprusis" signalas,
vienareik?mi?kai nustatantis b?v? loginio elemento i??jime, yra nulis. Tai
rei?kia, kad (S(R trigerio b?v? nustato aktyvieji ??jimo signal? rinkiniai
(S(R = 01 ir (S(R = 10. ??jimo signalas (S = 0 (S = 1) nustato bazinio (S(R
trigerio b?v? Q = 1, o signalas (R = 0 (R = 1) – b?v? Q = 1. Rinkinys (S(R
= 11 yra pasyvusis, o (S(R = 00 draud?iamas, nes tuomet Q = Q = 1.
[pic]
11 pav. Grafinis (S(R trigerio ?ymuo
Bazinio (S(R trigerio ?ymuo parodytas 11 paveiksle.
Abu bazinio trigerio variantai pasi?ymi pana?iomis, bet ne visi?kai
vienodomis savyb?mis. Tod?l analizuojant bet kurio sud?tingo trigerio
ypatybes, pirmiausia reikia i?siai?kinti, koks bazinis trigeris yra to
trigerio pagrindas.
Bazini? trigeri? apra?ymas
Trigerius galima apra?yti visaip. Vieni apra?ymo b?dai patogesni
sprend?iant vieno tipo u?davinius, kiti – kitokius. ?iame poskyryje
i?moksime apra?yti bazinius trigerius beveik visais ?inomais b?dais ir
aptarsime, kaip juos pasirinkti. Tai leis pasirinkti tinkamiausi? sud?tingo
trigerio ar trigerin?s schemos apra?ymo b?d?.
V?linan?iojo trigerio modelis
Realaus trigerio i??jimo signalas v?luoja ??jimo signal? at?vilgiu.
Tai gerai matyti sudarius papras?iausi? v?linan?io trigerio model?. ?iame
modelyje vis? ?? triger? sudaran?i? logini? element? v?linimas i?rei?kiamas
vienu suminiu v?linimo laiku (t, kuriuo v?luoja pagrindinis trigerio
i??jimo signalas Q.
[pic]
12 pav. V?linan?iojo SR trigerio modelis
V?linan?iojo SR trigerio modelis parodytas 12 paveiksle; ?ia q – ?io
trigerio b?vio (angl. – present state) i??jimo signalas; Q – kito trigerio
b?vio (angl. – next state) i??jimo signalas; (t – did?iausias signalo
v?linimo laikas trigeryje.
I? paveikslo matyti, kad did?iausi? trigerio v?linimo laik? sudaro
dviej? logini? element? v?linimo laikai:
(t ( 2tv ;
?ia tv – vieno loginio elemento v?linimo laikas (angli?kai paprastai
?ymimas tpd arba tgd – propagation delay arba gate delay).
Labai svarbu ?siminti, kad ?is trigerio b?vis q tampa kitu trigerio b?viu Q
po (t.
Charakteringoji lygtis
Trigerio charakteringoji, arba b?dingoji, lygtis sieja trigerio kito
b?vio i??jimo signal? su i?oriniais trigerio ??jimo signalais ir vidiniu
??jimo, arba gr??tamojo ry?io, signalu – ?iuo trigerio b?viu.
Charakteringoji lygtis u?ra?oma remiantis v?linan?iojo trigerio modelio
logine schema.
Tuomet SR trigerio (12 pav.) kito b?vio i??jimo signalas
Q ( S + q + R ( (S + q)( R ( SR + qR .
Apvestoji dalis yra SR trigerio charakteringoji lygtis. Ji apra?o
gr??tam?j?
|
